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　　46.在一些实施例中，装置还包括：驱动器，驱动器的输入端与激励发送器10连接，且其输出端通过总线连接，并配置用于接收随机数，并依次将随机数中预设量的随机数通过总线.本实施例中，通过驱动器(图2中的drv)将激励发送器10(图2中的sequencer或者seqr)输出的随机数按照一定规则进行分段或打包，然后每次将分段或打包的预设量的随机数发送至总线，进而再传输给待测器件30(图2中的dut)。总线为ahb(advanced high-performance bus)总线，其可以作为soc(系统级芯片)的片上系统总线.在一些实施例中，装置还包括：输入监测器，输入监测器与功能模型20连接，并配置用于监测总线上的随机数，且响应于监测到当前预设量的随机数，将当前预设量的随机

　　50.上述实施例中，通过设置输入监测器(图2中in_agent中的mon)监测总线上的数据，并将监测到的预设量的数据发到功能模型20(图2中的model)中，然后功能模型20对相同的预设量的随机数进行运算，可以使得功能模型20和待测器件30中每次计算所使用的随机数相同，保证数据的有序性和运算结果的可靠性。输入监测器还可以在截取时对数据的正确性进行监测。因此，输入监测器可以保证数据的有序性和正确性，避免影响最终的比较结果。

　　59.本实施例中，软件编程语言包括但不限于c语言，例如，还可以是c++语言、python语言等。硬件描述语言包括但不限于systemverilog语言。systemverilog语言简称为sv语言，是一种相当新的语言，它建立在verilog语言的基础上，是ieee 1364 verilog-2001标准的扩展增强，兼容verilog2001，将硬件描述语言(hdl)与现代的高层级验证语言(hvl)结合了起来，并新近成为下一代硬件设计和验证的语言。

　　65.最后需要说明的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

　　66.结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，dsp和微处理器的组合、多个微处理器、一个或多个微处理器结合dsp和/或任何其它这种配置。

　　69.所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。